인공지능 데이터센터, 6G 무선 시스템, 위성 통신, 고해상도 레이더가 더 높은 주파수와 대역폭으로 이동하면서기존의 실리콘 CMOS는 성능 한계에 가까워지고 있습니다..
인디움 인화물, 갈륨 아르세나이드 및 갈륨 질리드는 성능에 중요한 기능에서 실리콘보다 더 높은 이득, 출력, 작동 주파수 또는 전력 효율을 제공할 수 있습니다.III-V 반도체 재료로 전체 큰 영역 시스템을 제조하는 것은 비싸고 확장하기가 어렵습니다..
III-V 칩렛 통합은 더 실용적인 접근 방식을 제공합니다. 작은 InP, GaAs 또는 GaN 도형은 물질 특성이 측정 가능한 이점을 제공하는 경우에만 사용할 수 있습니다.300mm의 실리콘 중장 장치고밀도 인터커넥트, 수동 부품, 실리콘 횡단선 및 CMOS 장치에 연결.
이 아키텍처는 III-V 재료의 전기 성능을 실리콘 기술의 제조 규모와 라우팅 밀도와 결합합니다.같은 기판에 다른 돌을 배치하는 것보다 훨씬 더 많은에 달려 있습니다.
칩렛 두께, 접착 패드 공동 평면성, 표면 평면성, 중입 활, 정렬 정확성, 열 확장 및 열 제거 모두 완성 된 패키지의 성능과 신뢰성에 영향을줍니다.
실리콘 CMOS는 성숙 한 200mm 및 300mm 제조, 높은 트랜지스터 밀도 및 비교적 낮은 생산 비용을 제공합니다. 디지털 로직, 제어, 정정,신호 처리 및 많은 혼합 신호 기능.
밀리미터 파동 및 서브 테라헤르츠 주파수에서 실리콘은 시스템의 모든 부분에서 요구되는 이득, 출력, 노이즈 성능 및 효율의 조합을 제공하지 않을 수 있습니다.
III-V 재료는 이러한 성능의 격차를 채우죠.
논리, RF 증폭기, 스위치, 광학 드라이버 및 수동 구성 요소를 하나의 재료로 제조하려고 시도하는 대신 각 기능은 가장 적합한 기술에 할당 될 수 있습니다.
전형적인 이질적인 시스템은 다음을 결합할 수 있다.
이러한 기능적 분리로 인해 값비싼 III-V 재료의 양이 감소 할 수 있으며 동시에 각 칩렛을 최적화된 공정으로 제조 할 수 있습니다.
인디움 인산화소는 100 GHz 이상에서 작동하는 회로에 특히 매력적입니다. InP 이원결합 양극 트랜지스터와 높은 전자 이동성 트랜지스터는 높은 운반 속도,극도로 높은 주파수에서 강한 가이드와 낮은 노이즈 성능.
잠재적 인 InP 칩렛 함수는 다음을 포함합니다.
문제는 InP 웨이퍼가 실리콘 웨이퍼보다 작고 부서지기 쉽고 비싸다는 것입니다.완성된 InP 웨이퍼를 작은 기능적 칩렛으로 변환하면 사용 가능한 재료를 보다 효율적으로 사용할 수 있습니다..
갈륨 아르세니드는 마이크로 웨브 및 RF 장치에 대한 제조 생태계를 구축했습니다.낮은 소음과 신뢰할 수있는 전력 증폭이 필요합니다..
GaAs 칩플릿은 다음을 지원할 수 있습니다.
GaAs는 일반적으로 실리콘 기반 RF 기술과 더 전문화된 InP 또는 GaN 장치 사이에 성능과 비용 위치를 차지합니다.
갈륨 질소는 높은 분해장, 높은 전력 밀도 및 강력한 고주파 성능을 결합합니다.그것은 특히 까다로운 운영 조건 하에 높은 출력 전력을 제공해야 하는 RF 전력 증폭기에 귀중한.
GaN 칩렛은 다음과 같이 사용할 수 있습니다.
GaN 칩렛은 집중된 열을 발생시키고 신중한 열 설계가 필요합니다.뒷쪽 금속화 및 다이-애치 구조는 달성 가능한 출력 전력과 장기 신뢰성에 큰 영향을 미칩니다..
실리콘 인터포저 (sillicon interposer) 는 활성 칩렛과 패키지 서브스트라트 또는 인쇄 회로 보드 사이에 놓인 중간 기판이다.
기본 기계적 운반기와 달리 RF 실리콘 인터포저는 다음과 같은 기능적인 전기 구조를 포함 할 수 있습니다.
300mm 실리콘 플랫폼을 사용하면 이러한 기능을 첨단 반도체 공장에서 파생 된 장비와 프로세스로 제조 할 수 있습니다.
RF 간섭기는 손실과 기생충의 행동을 제어해야 합니다. 짧은 연결이라도 시스템 성능에 상당한 영향을 줄 수 있는 주파수에서요.다이렉트릭 성질, 표면 거칠성, 반환 경로 및 층 간 전환 모두 고려해야합니다.
최근 300mm RF 인터포저 개발은 325 GHz로 확장되는 작동과 매우 낮은 삽입 손실로 InP 칩렛의 통합을 입증했습니다.이것은 실리콘 인터포저가 단지 수동 칩 운반자보다는 활성 시스템 수준의 통합 플랫폼으로 기능할 수 있음을 나타냅니다..
III-V 웨이퍼 영역은 비싸다. 큰 인덕터, 콘덴서 또는 다른 수동 구성 요소를 위해 사용하는 것은 재료의 주요 이점을 활용하지 않고 칩 크기를 증가시킬 수 있습니다.
선택된 수동 함수를 실리콘 인터포저로 이동하면 다음과 같습니다.
고밀도 임베디드 콘덴서는 지역 전력 공급 및 분리에 특히 중요합니다. Recent research on 300 mm RF silicon interposers has reported capacitance-density improvements of approximately 10 to 100 times compared with conventional capacitors integrated directly in some III-V processes.
따라서 중재기는 중립 기판이 아닌 전기 설계의 일부가됩니다.
여러 가지 결합 접근 방식을 고려하여 실리콘 중간에 III-V 칩렛을 연결할 수 있습니다.
열 압축 결합은 금속 패드 또는 마이크로 펌프 사이의 전기 및 기계적 연결을 형성하기 위해 제어 된 열과 압력을 적용합니다.
가능한 금속공업은 다음과 같습니다.
이 방법은 강한 결합과 얇은 상호 연결 피치를 제공 할 수 있지만 전체 온도 및 압력 주기는 III-V 다이와 인터포저 스택과 호환되어야합니다.
용매 마이크로 펌프로 플립 칩 결합은 상대적으로 성숙하고 용매 재흐름을 통해 일부 표면 높이의 변화를 수용 할 수 있습니다.
그러나, 용접 관절의 크기와 금속 간 형성, 흐름 잔류 및 미흡 채식 동작은 통제되어야 합니다.용접-부딪히는 기하학 또한 상호 연결 인덕턴스 및 임피던스 불연속성.
직접 구리 또는 금 결합은 더 미세한 상호 연결 피치와 더 짧은 전기 경로를 지원 할 수 있습니다. 그것은 매우 깨끗하고 매끄럽고 coplanar 표면을 필요로합니다.
입자, 산화질소 층 및 지역 지형은 완전한 접촉을 방지하고 전기적으로 개방되거나 기계적으로 약한 관절을 만들 수 있습니다.
하이브리드 결합은 금속 상호 연결과 주변 다이 일렉트릭 표면을 동시에 결합합니다. 매우 미세한 피치를 달성 할 수 있지만 표면 평면성, 청결성 및 정렬을 엄격하게 제어해야합니다..
이 과정은 고밀도 통합에 매력적이지만 III-V 칩렛의 다른 재료와 기계적 특성은 신중한 프로세스 개발을 요구합니다.
레이저 보조 결합은 전체 웨이퍼와 패키지 스택을 동일한 온도로 가열하는 대신 결합 인터페이스에 지역 열을 공급합니다.
잠재적인 장점은 다음과 같습니다.
2026년, imec는 300mm RF 실리콘 간격기에 레이저 보조로 III-V 칩렛을 결합하여 600nm 이하의 정렬 정확도와 0 이하의 회전 오차를 보고했다.43개의 장치들을 가로질러 05도RF 측정은 montage 후 성능이 유지되었다고 나타났습니다.
이 결과는 지역적 결합의 잠재력을 보여줍니다. 비록 생산 자격은 여전히 광범위한 신뢰성, 처리량 및 수익 평가가 필요합니다.
얇은 피치 칩렛 결합은 짝짓기 표면이 균일하게 접촉하도록 요구합니다. 칩렛 또는 인터포저가 충분히 평평하지 않으면,일부 연결은 올바르게 결합 할 수 있지만 다른 연결은 열려있을 수 있습니다..
중요한 기하학적 매개 변수는 다음과 같습니다.
글로벌 웨이퍼 활은 300mm의 전체 곡선을 설명합니다. 지역 평면성은 개별 칩렛이 차지하는 영역 내에서 더 작은 변화를 설명합니다.
둘 다 중요합니다.
웨이퍼는 글로벌 활 사양을 만족시킬 수 있지만 여전히 작은 III-V 다이를 방해하는 로컬 토포그래피를 포함합니다.전체 웨이퍼가 접착 턱에 균일하게 잡히지 않으면 지역적으로 평평한 접착 장소는 여전히 처리하기가 어려울 수 있습니다..
보우와 워프는 인터포저 제조 프로세스의 여러 부분으로 생성 될 수 있습니다.
금속 밀도는 가능한 한 균등하게 분포되어야합니다. 중간에있는 한쪽의 큰 구리 부피와 다른 쪽의 낮은 금속 부피는 불평등한 스트레스와 지역 왜곡을 일으킬 수 있습니다.
웨이퍼 활은 여러 단계로 측정되어야하며, 재분배 계층 가공 전, 금속화 후, 희석 후 및 마지막 열주기 후를 포함합니다.
III-V 칩렛은 전기 경로 길이를 줄이고 열 성능을 향상시키거나 패키지 높이 요구 사항을 충족시키기 위해 종종 희석됩니다.
그러나 얇은 InP 및 GaAs 도형은 취약할 수 있습니다. 밀링 손상, 가장자리 칩링 및 잔류 스트레스는 픽 앤 플래스 및 접착 과정에서 도형 강도를 감소시킬 수 있습니다.
중요한 칩렛 매개 변수는 다음과 같습니다.
뒷면 깎는 것을 일반적으로 스트레스 완화 과정이 따라야 합니다. 재료와 응용 분야에 따라, 이것은 닦기, 건조 발각, 습기 발각 또는 플라즈마 처리를 포함 할 수 있습니다.
부드러운 뒷면은 금속 접착력과 열 인터페이스 접촉을 향상시킬 수 있지만 과도한 거칠성이나 오염은 열 저항을 증가시킬 수 있습니다.
부딪히는 피치와 패드 크기가 줄어들면서 정렬이 더 어려워집니다. 결합 시스템은 다음과 같은 것을 보상해야합니다.
정렬 표시는 이전 처리 단계 이후에도 눈에 띄어야 하며, 지역 접합 영역을 정확하게 나타내는 방향으로 배치되어야 합니다.
RF 장치의 경우, 잘못된 정렬은 개방된 연결의 위험을 초래하는 것 이상의 효과를 나타냅니다. 그것은 또한 상호 연결 기하학을 변경하고 기생용역을 도입할 수 있습니다.인덕턴스 또는 임피던스 단절.
이것은 밀리미터파와 서브테라헤르츠 주파수에서 특히 중요합니다.
직결 금속 및 하이브리드 결합은 매우 부드러운 표면을 필요로 합니다. 지역 입자 또는 돌출은 주변 부위가 결합하는 것을 막을 수 있습니다.
오염원에는 다음이 포함됩니다.
표면 준비에는 습기 청소, 플라스마 활성화, 산화물 제거 및 통제 된 건조가 포함 될 수 있습니다.
이 과정은 얇은 금속 패드, 다이 일렉트릭 층 또는 노출 된 III-V 표면을 손상시키지 않고 오염을 제거해야합니다.
입자 검사는 입체 및 개별 칩렛을 모두 포함해야합니다. 깨끗한 입체 웨이퍼는 오염된 알려진 좋은 다이를 보상 할 수 없습니다.
결합 된 조립체는 다른 열 확장 계수를 가진 물질을 포함합니다.
대략적인 방온 값은 다음과 같습니다.
| 소재 | 전형적인 CTE |
|---|---|
| 실리콘 | 약 2.6ppm/K |
| 인디움 포스피드 | 약 4.5ppm/K |
| 갈륨 아르세네이드 | 약 5.7ppm/K |
| 갈륨나이트라이드 | 약 5~6ppm/K |
| 구리 | 약 16~17ppm/K |
정확한 값은 온도, 결정 방향 및 재료 상태에 달려 있습니다.
조립 장치가 가열되고 냉각되면 재료는 다른 양으로 팽창합니다. 이것은 칩 렛, 부 bump, underfill 및 인터포저에 스트레스를 만듭니다.
반복적인 열순환은 다음과 같은 원인으로 작용할 수 있습니다.
더 작은 칩렛은 일반적으로 큰 III-V 다이보다 전체 확장 불일치를 덜 경험합니다. 이는 칩렛 아키텍처가 기계적 통합을 향상시킬 수있는 이유 중 하나입니다.미세한 관절은 여전히 높은 지역 스트레스를 경험할 수 있습니다..
III-V 칩렛은 같은 열량을 생성하지 않습니다.
GaN RF 전력 증폭기는 매우 집중된 핫스팟을 만들 수 있습니다. InP 및 GaAs 장치는 특히 이득, 소음 및 신뢰성이 안정적으로 유지되어야 할 때 교류 온도에 민감 할 수 있습니다.
주요 열 경로는 다음을 통과할 수 있습니다.
각 인터페이스는 열 저항을 추가합니다.
실리콘 중장기는 열 분배에 도움이 될 수 있지만 자동적으로 이상적인 열 분산기로 취급해서는 안됩니다. 밀도가 높은 재분배 계층,구멍과 과잉 충전이 열 경로를 방해 할 수 있습니다.
열 설계 옵션은 다음을 포함할 수 있습니다.
올바른 해결책은 전력 밀도, 허용 가능한 접합 온도 및 열이 옆으로 퍼지거나 칩렛 뒷면에서 직접 제거되어야 하는지에 달려 있습니다.
전기 및 열 설계는 독립적으로 최적화 될 수 없습니다.
큰 지상 평면은 RF 동작을 개선하면서 스트레스와 열 확산을 변화시킬 수 있습니다. 두꺼운 폴리머 층은 RF 손실을 줄일 수 있지만 열 저항을 증가시킬 수 있습니다.밀집 된 금속 구조 는 기생물 결합 을 도입 하면서 열 전도 를 향상 시킬 수 있다.
칩렛 배치에는 다음을 고려해야 합니다.
고전력 GaN 칩 릿은 열 결합을 분석하지 않고 열에 민감한 InP 수신기 옆에 배치해서는 안됩니다.
시스템 수준의 시뮬레이션은 인터포저 레이아웃이 완료되기 전에 전자기, 열 및 기계 모델을 결합해야합니다.
미충분 은 기계적 스트레스 를 분배 하고 미세 한 상호 연결 을 보호 합니다. 하지만 이 전기적 및 열적 특성 은 RF 성능 에 영향을 줄 수 있습니다.
중요한 미흡 채용 매개 변수는 다음을 포함합니다.
높은 주파수에서, 신호 부딪히는 주위에 과충은 지역 전자기 환경을 변화시킵니다. 따라서 재료 선택은 RF 모델링에 포함되어야합니다.
진공 없는 흐름은 부 bump pitch가 감소하고 chiplet 영역이 증가함에 따라 더 어려워집니다. 플럭스 잔류 또는 표면 오염은 모세혈관 충전을 더욱 제한할 수 있습니다.
단순화된 III-V 칩렛 통합 프로세스는 다음을 포함할 수 있습니다.
정확한 순서는 프로세스가 용접 결합, 열 압축, 직접 결합, 하이브리드 결합 또는 레이저 보조 결합을 사용하는지에 달려 있습니다.
권장된 검사 방법에는 다음이 포함됩니다.
어떤 기술 도 모든 결함 을 식별 할 수 없다. 예 를 들어, 엑스레이 영상 촬영 은 부름 기하학 을 드러낼 수 있지만, 스캔 음향 현미경 은 특정 빈 공간 과 겹쳐진 부위를 탐지 하기 위해 더 적합 하다.
측정 데이터는 전기 및 RF 결과와 상관관계를 유지하여 어떤 물리적 결함이 실제로 장치 성능에 영향을 미치는지 확인해야합니다.
실리콘 인터포저와 III-V 칩렛을 구매할 때 구매자는 다음을 명시해야 합니다.
RF 실리콘 인터포저에 있는 III-V 칩렛은 다음을 지원할 수 있습니다.
동일한 통합 플랫폼은 단일 단일 프로세스에서 모든 기능을 재설계하기보다는 칩렛의 조합과 배치를 변경하여 조정할 수 있습니다.
III-V 재료는 선택된 기능에 탁월한 성능을 제공하지만 큰 디지털 및 수동 회로에 실리콘보다 비싸고 확장성이 적습니다.치플렛은 가장 큰 이익을 창출하는 지역에 III-V 물질을 예약합니다..
실리콘 인터포저는 더 세밀한 라우팅, 더 정확한 기하학, 더 작은 상호 연결 및 통합 수동 구조를 지원 할 수 있습니다. 이러한 장점은 매우 높은 주파수에서 중요합니다.
InP는 초고 주파수 및 광전자 기능에 매력적입니다. GaAs는 성숙한 RF 성능을 제공합니다. GaN은 높은 전력 밀도와 분해 강도가 필요한 곳에서 선호됩니다.많은 시스템에서는 한 개 이상의 재료를 사용할 수 있습니다..
얇은 피치 결합은 표면 청결, 지역 평평성, 부 bump coplanarity, 정렬 및 열 스트레스의 동시에 통제를 필요로 합니다. 어느 한 영역의 실패는 양을 줄일 수 있습니다.
그래요. 다이-투-와퍼 통합의 한 장점은 작은 InP, GaAs 또는 GaN 웨이퍼에 제조 된 칩렛이 300mm 실리콘 플랫폼에 조립 될 수 있다는 것입니다.
치플릿은 서로 다른 열 밀도를 생성하며 열은 여러 인터페이스를 통과해야합니다. RF- 최적화 된 다이 일렉트릭 및 상호 연결 구조는 또한 열 경로를 제한 할 수 있습니다.
300mm RF 실리콘 인터포저에 있는 III-V 칩렛 통합은 InP의 고주파와 고전력 성능을 결합하는 실용적인 경로를 제공합니다.실리콘 CMOS의 제조 규모와 함께 GaAs와 GaN.
이 기술은 값비싼 III-V 재료의 양을 줄일 수 있고, 수동적인 부품들을레이더 및 위성 애플리케이션.
그러나 이질적인 통합은 기계적 및 열적 요구 사항을 요구합니다.
인터포저 TTV, 활, 지역 평면성, 칩렛 두께, 패드 코플라너리티 및 정렬 정확성은 얇은 피치 연결이 신뢰할 수 있는지 여부를 결정합니다.열 팽창의 차이 는 결합 및 작동 도중 스트레스 를 발생, 집중된 III-V 핫스팟은 신중하게 설계된 열 제거 경로를 필요로합니다.
따라서 성공적인 개발은 전기, 기계 및 열 공동 설계가 필요합니다. 구매자는 전체 재료 스택을 정의해야합니다.칩렛 및 인터포저 사양을 선택하기 전에 결합 과정과 신뢰성 목표.
산업이 고립된 시범시험에서 제조 가능한 이질적인 시스템으로 이동하면서 일관성 있는 웨이퍼 기하학,첨단 결합 및 웨이퍼 레벨 측정은 III-V 재료 자체의 성능만큼 중요합니다..
인공지능 데이터센터, 6G 무선 시스템, 위성 통신, 고해상도 레이더가 더 높은 주파수와 대역폭으로 이동하면서기존의 실리콘 CMOS는 성능 한계에 가까워지고 있습니다..
인디움 인화물, 갈륨 아르세나이드 및 갈륨 질리드는 성능에 중요한 기능에서 실리콘보다 더 높은 이득, 출력, 작동 주파수 또는 전력 효율을 제공할 수 있습니다.III-V 반도체 재료로 전체 큰 영역 시스템을 제조하는 것은 비싸고 확장하기가 어렵습니다..
III-V 칩렛 통합은 더 실용적인 접근 방식을 제공합니다. 작은 InP, GaAs 또는 GaN 도형은 물질 특성이 측정 가능한 이점을 제공하는 경우에만 사용할 수 있습니다.300mm의 실리콘 중장 장치고밀도 인터커넥트, 수동 부품, 실리콘 횡단선 및 CMOS 장치에 연결.
이 아키텍처는 III-V 재료의 전기 성능을 실리콘 기술의 제조 규모와 라우팅 밀도와 결합합니다.같은 기판에 다른 돌을 배치하는 것보다 훨씬 더 많은에 달려 있습니다.
칩렛 두께, 접착 패드 공동 평면성, 표면 평면성, 중입 활, 정렬 정확성, 열 확장 및 열 제거 모두 완성 된 패키지의 성능과 신뢰성에 영향을줍니다.
실리콘 CMOS는 성숙 한 200mm 및 300mm 제조, 높은 트랜지스터 밀도 및 비교적 낮은 생산 비용을 제공합니다. 디지털 로직, 제어, 정정,신호 처리 및 많은 혼합 신호 기능.
밀리미터 파동 및 서브 테라헤르츠 주파수에서 실리콘은 시스템의 모든 부분에서 요구되는 이득, 출력, 노이즈 성능 및 효율의 조합을 제공하지 않을 수 있습니다.
III-V 재료는 이러한 성능의 격차를 채우죠.
논리, RF 증폭기, 스위치, 광학 드라이버 및 수동 구성 요소를 하나의 재료로 제조하려고 시도하는 대신 각 기능은 가장 적합한 기술에 할당 될 수 있습니다.
전형적인 이질적인 시스템은 다음을 결합할 수 있다.
이러한 기능적 분리로 인해 값비싼 III-V 재료의 양이 감소 할 수 있으며 동시에 각 칩렛을 최적화된 공정으로 제조 할 수 있습니다.
인디움 인산화소는 100 GHz 이상에서 작동하는 회로에 특히 매력적입니다. InP 이원결합 양극 트랜지스터와 높은 전자 이동성 트랜지스터는 높은 운반 속도,극도로 높은 주파수에서 강한 가이드와 낮은 노이즈 성능.
잠재적 인 InP 칩렛 함수는 다음을 포함합니다.
문제는 InP 웨이퍼가 실리콘 웨이퍼보다 작고 부서지기 쉽고 비싸다는 것입니다.완성된 InP 웨이퍼를 작은 기능적 칩렛으로 변환하면 사용 가능한 재료를 보다 효율적으로 사용할 수 있습니다..
갈륨 아르세니드는 마이크로 웨브 및 RF 장치에 대한 제조 생태계를 구축했습니다.낮은 소음과 신뢰할 수있는 전력 증폭이 필요합니다..
GaAs 칩플릿은 다음을 지원할 수 있습니다.
GaAs는 일반적으로 실리콘 기반 RF 기술과 더 전문화된 InP 또는 GaN 장치 사이에 성능과 비용 위치를 차지합니다.
갈륨 질소는 높은 분해장, 높은 전력 밀도 및 강력한 고주파 성능을 결합합니다.그것은 특히 까다로운 운영 조건 하에 높은 출력 전력을 제공해야 하는 RF 전력 증폭기에 귀중한.
GaN 칩렛은 다음과 같이 사용할 수 있습니다.
GaN 칩렛은 집중된 열을 발생시키고 신중한 열 설계가 필요합니다.뒷쪽 금속화 및 다이-애치 구조는 달성 가능한 출력 전력과 장기 신뢰성에 큰 영향을 미칩니다..
실리콘 인터포저 (sillicon interposer) 는 활성 칩렛과 패키지 서브스트라트 또는 인쇄 회로 보드 사이에 놓인 중간 기판이다.
기본 기계적 운반기와 달리 RF 실리콘 인터포저는 다음과 같은 기능적인 전기 구조를 포함 할 수 있습니다.
300mm 실리콘 플랫폼을 사용하면 이러한 기능을 첨단 반도체 공장에서 파생 된 장비와 프로세스로 제조 할 수 있습니다.
RF 간섭기는 손실과 기생충의 행동을 제어해야 합니다. 짧은 연결이라도 시스템 성능에 상당한 영향을 줄 수 있는 주파수에서요.다이렉트릭 성질, 표면 거칠성, 반환 경로 및 층 간 전환 모두 고려해야합니다.
최근 300mm RF 인터포저 개발은 325 GHz로 확장되는 작동과 매우 낮은 삽입 손실로 InP 칩렛의 통합을 입증했습니다.이것은 실리콘 인터포저가 단지 수동 칩 운반자보다는 활성 시스템 수준의 통합 플랫폼으로 기능할 수 있음을 나타냅니다..
III-V 웨이퍼 영역은 비싸다. 큰 인덕터, 콘덴서 또는 다른 수동 구성 요소를 위해 사용하는 것은 재료의 주요 이점을 활용하지 않고 칩 크기를 증가시킬 수 있습니다.
선택된 수동 함수를 실리콘 인터포저로 이동하면 다음과 같습니다.
고밀도 임베디드 콘덴서는 지역 전력 공급 및 분리에 특히 중요합니다. Recent research on 300 mm RF silicon interposers has reported capacitance-density improvements of approximately 10 to 100 times compared with conventional capacitors integrated directly in some III-V processes.
따라서 중재기는 중립 기판이 아닌 전기 설계의 일부가됩니다.
여러 가지 결합 접근 방식을 고려하여 실리콘 중간에 III-V 칩렛을 연결할 수 있습니다.
열 압축 결합은 금속 패드 또는 마이크로 펌프 사이의 전기 및 기계적 연결을 형성하기 위해 제어 된 열과 압력을 적용합니다.
가능한 금속공업은 다음과 같습니다.
이 방법은 강한 결합과 얇은 상호 연결 피치를 제공 할 수 있지만 전체 온도 및 압력 주기는 III-V 다이와 인터포저 스택과 호환되어야합니다.
용매 마이크로 펌프로 플립 칩 결합은 상대적으로 성숙하고 용매 재흐름을 통해 일부 표면 높이의 변화를 수용 할 수 있습니다.
그러나, 용접 관절의 크기와 금속 간 형성, 흐름 잔류 및 미흡 채식 동작은 통제되어야 합니다.용접-부딪히는 기하학 또한 상호 연결 인덕턴스 및 임피던스 불연속성.
직접 구리 또는 금 결합은 더 미세한 상호 연결 피치와 더 짧은 전기 경로를 지원 할 수 있습니다. 그것은 매우 깨끗하고 매끄럽고 coplanar 표면을 필요로합니다.
입자, 산화질소 층 및 지역 지형은 완전한 접촉을 방지하고 전기적으로 개방되거나 기계적으로 약한 관절을 만들 수 있습니다.
하이브리드 결합은 금속 상호 연결과 주변 다이 일렉트릭 표면을 동시에 결합합니다. 매우 미세한 피치를 달성 할 수 있지만 표면 평면성, 청결성 및 정렬을 엄격하게 제어해야합니다..
이 과정은 고밀도 통합에 매력적이지만 III-V 칩렛의 다른 재료와 기계적 특성은 신중한 프로세스 개발을 요구합니다.
레이저 보조 결합은 전체 웨이퍼와 패키지 스택을 동일한 온도로 가열하는 대신 결합 인터페이스에 지역 열을 공급합니다.
잠재적인 장점은 다음과 같습니다.
2026년, imec는 300mm RF 실리콘 간격기에 레이저 보조로 III-V 칩렛을 결합하여 600nm 이하의 정렬 정확도와 0 이하의 회전 오차를 보고했다.43개의 장치들을 가로질러 05도RF 측정은 montage 후 성능이 유지되었다고 나타났습니다.
이 결과는 지역적 결합의 잠재력을 보여줍니다. 비록 생산 자격은 여전히 광범위한 신뢰성, 처리량 및 수익 평가가 필요합니다.
얇은 피치 칩렛 결합은 짝짓기 표면이 균일하게 접촉하도록 요구합니다. 칩렛 또는 인터포저가 충분히 평평하지 않으면,일부 연결은 올바르게 결합 할 수 있지만 다른 연결은 열려있을 수 있습니다..
중요한 기하학적 매개 변수는 다음과 같습니다.
글로벌 웨이퍼 활은 300mm의 전체 곡선을 설명합니다. 지역 평면성은 개별 칩렛이 차지하는 영역 내에서 더 작은 변화를 설명합니다.
둘 다 중요합니다.
웨이퍼는 글로벌 활 사양을 만족시킬 수 있지만 여전히 작은 III-V 다이를 방해하는 로컬 토포그래피를 포함합니다.전체 웨이퍼가 접착 턱에 균일하게 잡히지 않으면 지역적으로 평평한 접착 장소는 여전히 처리하기가 어려울 수 있습니다..
보우와 워프는 인터포저 제조 프로세스의 여러 부분으로 생성 될 수 있습니다.
금속 밀도는 가능한 한 균등하게 분포되어야합니다. 중간에있는 한쪽의 큰 구리 부피와 다른 쪽의 낮은 금속 부피는 불평등한 스트레스와 지역 왜곡을 일으킬 수 있습니다.
웨이퍼 활은 여러 단계로 측정되어야하며, 재분배 계층 가공 전, 금속화 후, 희석 후 및 마지막 열주기 후를 포함합니다.
III-V 칩렛은 전기 경로 길이를 줄이고 열 성능을 향상시키거나 패키지 높이 요구 사항을 충족시키기 위해 종종 희석됩니다.
그러나 얇은 InP 및 GaAs 도형은 취약할 수 있습니다. 밀링 손상, 가장자리 칩링 및 잔류 스트레스는 픽 앤 플래스 및 접착 과정에서 도형 강도를 감소시킬 수 있습니다.
중요한 칩렛 매개 변수는 다음과 같습니다.
뒷면 깎는 것을 일반적으로 스트레스 완화 과정이 따라야 합니다. 재료와 응용 분야에 따라, 이것은 닦기, 건조 발각, 습기 발각 또는 플라즈마 처리를 포함 할 수 있습니다.
부드러운 뒷면은 금속 접착력과 열 인터페이스 접촉을 향상시킬 수 있지만 과도한 거칠성이나 오염은 열 저항을 증가시킬 수 있습니다.
부딪히는 피치와 패드 크기가 줄어들면서 정렬이 더 어려워집니다. 결합 시스템은 다음과 같은 것을 보상해야합니다.
정렬 표시는 이전 처리 단계 이후에도 눈에 띄어야 하며, 지역 접합 영역을 정확하게 나타내는 방향으로 배치되어야 합니다.
RF 장치의 경우, 잘못된 정렬은 개방된 연결의 위험을 초래하는 것 이상의 효과를 나타냅니다. 그것은 또한 상호 연결 기하학을 변경하고 기생용역을 도입할 수 있습니다.인덕턴스 또는 임피던스 단절.
이것은 밀리미터파와 서브테라헤르츠 주파수에서 특히 중요합니다.
직결 금속 및 하이브리드 결합은 매우 부드러운 표면을 필요로 합니다. 지역 입자 또는 돌출은 주변 부위가 결합하는 것을 막을 수 있습니다.
오염원에는 다음이 포함됩니다.
표면 준비에는 습기 청소, 플라스마 활성화, 산화물 제거 및 통제 된 건조가 포함 될 수 있습니다.
이 과정은 얇은 금속 패드, 다이 일렉트릭 층 또는 노출 된 III-V 표면을 손상시키지 않고 오염을 제거해야합니다.
입자 검사는 입체 및 개별 칩렛을 모두 포함해야합니다. 깨끗한 입체 웨이퍼는 오염된 알려진 좋은 다이를 보상 할 수 없습니다.
결합 된 조립체는 다른 열 확장 계수를 가진 물질을 포함합니다.
대략적인 방온 값은 다음과 같습니다.
| 소재 | 전형적인 CTE |
|---|---|
| 실리콘 | 약 2.6ppm/K |
| 인디움 포스피드 | 약 4.5ppm/K |
| 갈륨 아르세네이드 | 약 5.7ppm/K |
| 갈륨나이트라이드 | 약 5~6ppm/K |
| 구리 | 약 16~17ppm/K |
정확한 값은 온도, 결정 방향 및 재료 상태에 달려 있습니다.
조립 장치가 가열되고 냉각되면 재료는 다른 양으로 팽창합니다. 이것은 칩 렛, 부 bump, underfill 및 인터포저에 스트레스를 만듭니다.
반복적인 열순환은 다음과 같은 원인으로 작용할 수 있습니다.
더 작은 칩렛은 일반적으로 큰 III-V 다이보다 전체 확장 불일치를 덜 경험합니다. 이는 칩렛 아키텍처가 기계적 통합을 향상시킬 수있는 이유 중 하나입니다.미세한 관절은 여전히 높은 지역 스트레스를 경험할 수 있습니다..
III-V 칩렛은 같은 열량을 생성하지 않습니다.
GaN RF 전력 증폭기는 매우 집중된 핫스팟을 만들 수 있습니다. InP 및 GaAs 장치는 특히 이득, 소음 및 신뢰성이 안정적으로 유지되어야 할 때 교류 온도에 민감 할 수 있습니다.
주요 열 경로는 다음을 통과할 수 있습니다.
각 인터페이스는 열 저항을 추가합니다.
실리콘 중장기는 열 분배에 도움이 될 수 있지만 자동적으로 이상적인 열 분산기로 취급해서는 안됩니다. 밀도가 높은 재분배 계층,구멍과 과잉 충전이 열 경로를 방해 할 수 있습니다.
열 설계 옵션은 다음을 포함할 수 있습니다.
올바른 해결책은 전력 밀도, 허용 가능한 접합 온도 및 열이 옆으로 퍼지거나 칩렛 뒷면에서 직접 제거되어야 하는지에 달려 있습니다.
전기 및 열 설계는 독립적으로 최적화 될 수 없습니다.
큰 지상 평면은 RF 동작을 개선하면서 스트레스와 열 확산을 변화시킬 수 있습니다. 두꺼운 폴리머 층은 RF 손실을 줄일 수 있지만 열 저항을 증가시킬 수 있습니다.밀집 된 금속 구조 는 기생물 결합 을 도입 하면서 열 전도 를 향상 시킬 수 있다.
칩렛 배치에는 다음을 고려해야 합니다.
고전력 GaN 칩 릿은 열 결합을 분석하지 않고 열에 민감한 InP 수신기 옆에 배치해서는 안됩니다.
시스템 수준의 시뮬레이션은 인터포저 레이아웃이 완료되기 전에 전자기, 열 및 기계 모델을 결합해야합니다.
미충분 은 기계적 스트레스 를 분배 하고 미세 한 상호 연결 을 보호 합니다. 하지만 이 전기적 및 열적 특성 은 RF 성능 에 영향을 줄 수 있습니다.
중요한 미흡 채용 매개 변수는 다음을 포함합니다.
높은 주파수에서, 신호 부딪히는 주위에 과충은 지역 전자기 환경을 변화시킵니다. 따라서 재료 선택은 RF 모델링에 포함되어야합니다.
진공 없는 흐름은 부 bump pitch가 감소하고 chiplet 영역이 증가함에 따라 더 어려워집니다. 플럭스 잔류 또는 표면 오염은 모세혈관 충전을 더욱 제한할 수 있습니다.
단순화된 III-V 칩렛 통합 프로세스는 다음을 포함할 수 있습니다.
정확한 순서는 프로세스가 용접 결합, 열 압축, 직접 결합, 하이브리드 결합 또는 레이저 보조 결합을 사용하는지에 달려 있습니다.
권장된 검사 방법에는 다음이 포함됩니다.
어떤 기술 도 모든 결함 을 식별 할 수 없다. 예 를 들어, 엑스레이 영상 촬영 은 부름 기하학 을 드러낼 수 있지만, 스캔 음향 현미경 은 특정 빈 공간 과 겹쳐진 부위를 탐지 하기 위해 더 적합 하다.
측정 데이터는 전기 및 RF 결과와 상관관계를 유지하여 어떤 물리적 결함이 실제로 장치 성능에 영향을 미치는지 확인해야합니다.
실리콘 인터포저와 III-V 칩렛을 구매할 때 구매자는 다음을 명시해야 합니다.
RF 실리콘 인터포저에 있는 III-V 칩렛은 다음을 지원할 수 있습니다.
동일한 통합 플랫폼은 단일 단일 프로세스에서 모든 기능을 재설계하기보다는 칩렛의 조합과 배치를 변경하여 조정할 수 있습니다.
III-V 재료는 선택된 기능에 탁월한 성능을 제공하지만 큰 디지털 및 수동 회로에 실리콘보다 비싸고 확장성이 적습니다.치플렛은 가장 큰 이익을 창출하는 지역에 III-V 물질을 예약합니다..
실리콘 인터포저는 더 세밀한 라우팅, 더 정확한 기하학, 더 작은 상호 연결 및 통합 수동 구조를 지원 할 수 있습니다. 이러한 장점은 매우 높은 주파수에서 중요합니다.
InP는 초고 주파수 및 광전자 기능에 매력적입니다. GaAs는 성숙한 RF 성능을 제공합니다. GaN은 높은 전력 밀도와 분해 강도가 필요한 곳에서 선호됩니다.많은 시스템에서는 한 개 이상의 재료를 사용할 수 있습니다..
얇은 피치 결합은 표면 청결, 지역 평평성, 부 bump coplanarity, 정렬 및 열 스트레스의 동시에 통제를 필요로 합니다. 어느 한 영역의 실패는 양을 줄일 수 있습니다.
그래요. 다이-투-와퍼 통합의 한 장점은 작은 InP, GaAs 또는 GaN 웨이퍼에 제조 된 칩렛이 300mm 실리콘 플랫폼에 조립 될 수 있다는 것입니다.
치플릿은 서로 다른 열 밀도를 생성하며 열은 여러 인터페이스를 통과해야합니다. RF- 최적화 된 다이 일렉트릭 및 상호 연결 구조는 또한 열 경로를 제한 할 수 있습니다.
300mm RF 실리콘 인터포저에 있는 III-V 칩렛 통합은 InP의 고주파와 고전력 성능을 결합하는 실용적인 경로를 제공합니다.실리콘 CMOS의 제조 규모와 함께 GaAs와 GaN.
이 기술은 값비싼 III-V 재료의 양을 줄일 수 있고, 수동적인 부품들을레이더 및 위성 애플리케이션.
그러나 이질적인 통합은 기계적 및 열적 요구 사항을 요구합니다.
인터포저 TTV, 활, 지역 평면성, 칩렛 두께, 패드 코플라너리티 및 정렬 정확성은 얇은 피치 연결이 신뢰할 수 있는지 여부를 결정합니다.열 팽창의 차이 는 결합 및 작동 도중 스트레스 를 발생, 집중된 III-V 핫스팟은 신중하게 설계된 열 제거 경로를 필요로합니다.
따라서 성공적인 개발은 전기, 기계 및 열 공동 설계가 필요합니다. 구매자는 전체 재료 스택을 정의해야합니다.칩렛 및 인터포저 사양을 선택하기 전에 결합 과정과 신뢰성 목표.
산업이 고립된 시범시험에서 제조 가능한 이질적인 시스템으로 이동하면서 일관성 있는 웨이퍼 기하학,첨단 결합 및 웨이퍼 레벨 측정은 III-V 재료 자체의 성능만큼 중요합니다..
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