WLP (Wafer Level Packaging)의 포괄적 인 개요 : 기술, 통합, 개발 및 주요 플레이어

웨이퍼 레벨 패키징 (WLP) 개요

웨이퍼 레벨 패키징 (WLP)은 모든 중요한 포장 공정의 실행을 특징으로하는 특수한 통합 회로 (IC) 패키징 기술을 나타내며 실리콘 웨이퍼는 그대로 유지되며 개별 칩으로의 다이 싱에 대해 우선합니다. 초기 설계에서 WLP는 모든 입력/출력 (I/O) 연결이 단일 다이 (팬인 구성)의 물리적 경계 내에 완전히 제한되어있어 진정한 칩 스케일 패키지 (CSP) 구조를 달성해야했습니다. 풀 웨이퍼의 이러한 순차적 처리는 팬인 WLP의 기초를 형성합니다.

시스템 통합 관점 에서이 아키텍처의 주요 제약은 다음과 같습니다.

1. 다이 아래의 제한된 공간 내에서 필요한 수의 I/O 연결을 수용합니다.
2. 후속 인쇄 회로 보드 (PCB) 라우팅 설계와의 호환성 보장.

소형화에 대한 끊임없는 수요, 더 높은 운영 빈도 및 비용 절감에 의해 WLP는 기존 포장 솔루션 (예 : 와이어 본딩 또는 플립 칩 상호 연결이 이러한 엄격한 요구 사항을 충족시키지 못할 때 실행 가능한 대안으로 부상했습니다.

팬 아웃 WLP 로의 진화
 

WLP 환경은 팬 아웃 WLP (FO-WLP)로 분류 된 표준 팬인 구조의 한계를 무시하는 혁신적인 포장 솔루션을 포함하도록 확장되었습니다. 핵심 프로세스에는 다음이 포함됩니다.

1. 다이 임베딩 :싱글 된 다이는 표준 웨이퍼 형태 인자를 갖는 중합체 또는 다른 기판 재료에 배치하여 재구성 된 웨이퍼를 만듭니다.
2. RDL 확장 :인공 웨이퍼는 기존의 웨이퍼와 동일한 포장 공정을 겪습니다. 다이 간격은 말초 기판 영역을 보존하도록 설계되어 원래 다이 풋 프린트를 넘어 전기 상호 연결을 확장하는 팬 아웃 재분배 층 (RDL)이 가능합니다.

이 혁신적인 Dies는 소형화 된 Dies가 물리적 확대없이 표준 WLP Ball-Grid-Array (BGA) 피치와의 호환성을 유지할 수 있도록합니다. 결과적으로, WLP 적용 가능성은 이제 모 놀리 식 실리콘 웨이퍼 너머로 확장되어 하이브리드 웨이퍼 수준의 기판을 포함하여 WLP에 의해 전체적으로 분류된다.

TSVS (Through-Silicon VIAS), 통합 패시브 장치 (IPD), 칩 우선/칩 라이트 팬 아웃 기술, MEMS/센서 포장 및 이기종 프로세서 메모리 통합의 도입으로 다양한 WLP 아키텍처는 상용화를 달성했습니다. 도 1에 도시 된 바와 같이, 스펙트럼은 다음과 같습니다.

• 저 -I/O 웨이퍼 레벨 칩 스케일 패키지 (WLCSPS)
• 높은 I/o 밀도, 고 복잡성 팬 아웃 솔루션

이러한 발전은 웨이퍼 수준 포장의 새로운 차원을 잠금 해제했습니다.

그림 1 WLP를 사용한 이종 통합

I. 웨이퍼 수준의 칩 스케일 포장 (WLCSP)
 

WLCSP는 2000 년경에 나타 났으며, 주로 단일 다이 포장으로 제한되었습니다. 고유 한 설계로 인해 WLCSP는 제한된 다중 성분 통합 기능을 제공합니다. 그림 2는 기본적인 단일 -DIE WLCSP 구조를 보여줍니다.

그림 2 기본 단일 모드

역사적 맥락

WLCSP 이전에, 대부분의 포장 공정 (예 : 그라인딩, 다이 싱, 와이어 본딩)은 기계적이며 치수 후 수행되었습니다 (그림 3).

그림 3 전통적인 포장 공정 흐름

WLCSP는 1960 년대부터 개척 한 IBM 연습 인 웨이퍼 범핑에서 자연스럽게 진화했습니다. 주요 차이점은 전통적인 범핑에 비해 더 큰 피치 솔더 볼을 사용하는 것입니다. 기존 포장과 달리 거의 모든 WLCSP 프로세스는 전체 웨이퍼에서 병렬로 실행됩니다 (그림 4).

그림 4 웨이퍼 레벨 칩 스케일 패키지 (WLCSP) 프로세스 흐름

발전과 도전

1. 소형화 :WLCSP의 직접적인 패키지 접근 방식은 소형 모바일 장치에서 널리 채택 된 가장 작은 상업적으로 실행 가능한 양식 계수를 산출합니다.
2. RDL 통합 :초기 버전은 UBM (Under-Bump Metallization) 및 솔더 볼에만 의존했습니다. 복잡성 상승은 본드 패드로부터 볼 배치를 분리하기 위해 재분배 층 (RDL)이 필요하여 구조적 복잡성을 증가시켰다.
3. 이기종 통합 :혁신은 "Opossum 스타일"스태킹을 가능하게합니다. 1 차 다이 아래에 얇게 썬 2 차 다이 플립 칩은 솔더 볼 갭 내에 정확하게 장착되었습니다 (그림 5).

그림 5 WLCSP, 두 번째 금형은 하단에 설치됩니다.

TSV를 통한 3D 통합

TSV (Through-Silicon Vias)의 출현은 WLCSP의 양면 연결을 용이하게했습니다. TSV 통합은 "비아 우선"및 "통한"접근 방식을 사용하는 반면 WLCSP는 "비아"방법론을 채택합니다. 이것은 다음을 허용합니다.

• 2 차 다이의 상단 장착 (예 : MEMS의 논리/아날로그 다이 또는 그 반대) (그림 6).

그림 6 WLCSP THER-SILICON VIAS 듀얼 사이드 장착

• 자동차 CMOS 이미지 센서 (예 : 5.82mm × 5.22mm, 850μm 두께의 BSI 패키지 3 : 1 종면 반원 TSV, 99.27% 실리콘 함량)에서 Chip-on-Board (COB) 포장을 교체했습니다 (그림 7).

도 7 (a) CIS-WLCSP 구조의 3 차원 뷰; (b) CIS-WLCSP의 단면.

신뢰성 및 산업 역학

프로세스 노드가 줄어들고 WLCSP 치수가 증가함에 따라 신뢰성 및 칩 패키지 상호 작용 (CPI) 도전 과제가 강화됩니다. 제조, 취급 및 PCB 어셈블리.

• 6면 (6S) 보호 : Fan-In M-Series (DECA Technologies에서 라이센스가 부여 된)와 같은 솔루션은 측벽 보호 요구 사항을 주소합니다.

• 공급망 : Foundries (TSMC, Samsung)와 IDMS (TI, NXP, Stmicroelectronics)가있는 OSAT (ASE/SPIL, AMKOR, JCET)가 지배합니다.

ZMSH는 웨이퍼 레벨 패키징 솔루션의 특수 제공 업체 인 팬인 및 팬 아웃 구성을 포함한 고급 WLP 기술을 제공하여 반도체 응용 프로그램의 증가하는 요구를 충족시킵니다. 우리는 MEM, 센서 및 IoT 장치에 대한 고밀도 상호 연결 및 이종 통합에 대한 전문 지식을 통해 설계에서 볼륨 생산에 이르기까지 엔드 투 엔드 서비스를 제공합니다. 우리의 솔루션은 소형화 및 성능 최적화의 주요 산업 과제를 해결하여 고객이 제품 개발주기를 가속화 할 수 있도록 도와줍니다. Rumping, RDL 형성 및 최종 테스트에 대한 광범위한 경험을 통해 특정 응용 프로그램 요구 사항에 맞게 조정 된 신뢰할 수 있고 비용 효율적인 패키징 솔루션을 제공합니다.